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序號(hào)
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課
程 名
稱 |
培
訓(xùn) 目
標(biāo) |
最近開課時(shí)間
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學(xué)
期 |
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芯片、集成電路設(shè)計(jì)系列培訓(xùn)班
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C1 |
基于ARM9的SoC芯片設(shè)計(jì)培訓(xùn)班 |
ARM9的SoC芯片設(shè)計(jì)流程及設(shè)計(jì)經(jīng)驗(yàn)傳授,幫助你快速開展ARM9的芯片設(shè)計(jì) |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
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C2 |
Altera ASIC 原型設(shè)計(jì)與HardCopy結(jié)構(gòu)化ASIC培訓(xùn)班 |
通過學(xué)習(xí)掌握Altera ASIC 原型設(shè)計(jì)與HardCopy結(jié)構(gòu)化ASIC |
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5天；
30學(xué)時(shí) |
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C3 |
數(shù)字電視及工業(yè)影像芯片 |
數(shù)字電視及工業(yè)影像芯片設(shè)計(jì)技術(shù) |
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5天；
30學(xué)時(shí) |
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C4 |
數(shù)模混合電路設(shè)計(jì)培訓(xùn)班
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數(shù)模混合電路的設(shè)計(jì)與測(cè)試方法、技巧 |
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5天；
30學(xué)時(shí) |
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C5 |
混合信號(hào)測(cè)試技術(shù)培訓(xùn)班 |
講解與混合信號(hào)有關(guān)的設(shè)計(jì)知識(shí)，采樣理論和如何正確采樣模擬信號(hào)的原則，如何從設(shè)計(jì)理念到測(cè)試設(shè)備來創(chuàng)造一個(gè)模擬信號(hào)，最后介紹如何從采樣數(shù)據(jù)中選用正確的測(cè)試方法并與芯片參數(shù)規(guī)范相聯(lián)系的方法。 |
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5天；
30學(xué)時(shí) |
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C6 |
數(shù)字信號(hào)測(cè)試技術(shù)培訓(xùn)班 |
這個(gè)課程利用大量數(shù)字器件測(cè)試經(jīng)驗(yàn)來解釋測(cè)試的概念和技術(shù)。課程提供了先進(jìn)的半導(dǎo)體測(cè)試知識(shí)的概述，以及測(cè)試程序、現(xiàn)場調(diào)試技術(shù)和故障分析等。
詳細(xì)的討論DC、AC和功能性測(cè)試的知識(shí)。 |
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5天；
30學(xué)時(shí) |
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C7 |
非揮發(fā)性內(nèi)存(NVM)硅智財(cái)(IP)的產(chǎn)品應(yīng)用培訓(xùn)班 |
主要內(nèi)容：電源管理PMIC，語音/家電微控制器MCU，觸控面板Touch panel controller and 機(jī)上盒。 |
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5天；
30學(xué)時(shí) |
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C8 |
Design of ASIP DSP（ASIP DSP 設(shè)計(jì)）培訓(xùn)班 |
ASIP設(shè)計(jì)方法;有限長數(shù)字信號(hào)處理;DSP處理器結(jié)構(gòu)與微結(jié)構(gòu);指令集設(shè)計(jì);編程工具設(shè)計(jì);處理器數(shù)據(jù)通道；存儲(chǔ)器子系統(tǒng)；處理器控制通道;嵌入系統(tǒng)軟件設(shè)計(jì)(Application specific instruction set DSP processors) |
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5天；
30學(xué)時(shí) |
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C9 |
SystemC和系統(tǒng)級(jí)設(shè)計(jì)方法培訓(xùn)班 |
SystemC和系統(tǒng)級(jí)設(shè)計(jì)方法培訓(xùn) |
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5天；
30學(xué)時(shí) |
C10 |
DFT設(shè)計(jì)流程與Syntest DFT解決方案培訓(xùn) |
DFT設(shè)計(jì)流程與Syntest DFT解決方案 |
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5天；
30學(xué)時(shí) |
C11 |
CPU和SoC設(shè)計(jì)和驗(yàn)證技術(shù)培訓(xùn)班 |
CPU和SoC設(shè)計(jì)和驗(yàn)證技術(shù)傳授 |
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5天；
30學(xué)時(shí) |
C12 |
時(shí)序及噪音分析培訓(xùn)班 |
時(shí)序及噪音分析 |
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5天；
30學(xué)時(shí) |
C13 |
Timing-Driven Verilog Synthesis
for High-Performance System-on-Chip Design |
Timing-Driven Verilog Synthesis
for High-Performance System-on-Chip Design |
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5天；
30學(xué)時(shí) |
C14 |
數(shù)字ASIC設(shè)計(jì)培訓(xùn)班 |
verification平臺(tái)建立/功能測(cè)試;設(shè)計(jì)綜合（synthesys）與掃描鏈測(cè)試(DFT);靜態(tài)時(shí)序分（STA） |
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5天；
30學(xué)時(shí) |
C15 |
Flash Memory Testing培訓(xùn)班 |
NAND Flash 的基本測(cè)試方法;NOR Flash 的基本測(cè)試方法;常見Flash 測(cè)試系統(tǒng)的基本結(jié)構(gòu);Advantest的flash測(cè)試系統(tǒng) |
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5天；
30學(xué)時(shí) |
C16 |
Be One Lab Functional Verification Methodology and Flow培訓(xùn)班 |
Be One Lab Functional Verification Methodology and Flow培訓(xùn) |
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5天；
30學(xué)時(shí) |
C17 |
SoC芯片設(shè)計(jì)解決方案培訓(xùn)班 |
SoC芯片設(shè)計(jì)解決方案培訓(xùn) |
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5天；
30學(xué)時(shí) |
C18 |
可擴(kuò)展數(shù)字信號(hào)處理器結(jié)構(gòu)培訓(xùn)班 |
可擴(kuò)展數(shù)字信號(hào)處理器結(jié)構(gòu)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C19 |
應(yīng)用SOC及低功耗技術(shù)的無線IC設(shè)計(jì)培訓(xùn)班 |
SOC的設(shè)計(jì)方法與實(shí)現(xiàn)
低功耗電路的特殊設(shè)計(jì)
各種運(yùn)算電路、濾波電路的設(shè)計(jì)考量
調(diào)制解調(diào)電路的算法與設(shè)計(jì)
傅利葉變換電路的設(shè)計(jì)技巧 |
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5天；
30學(xué)時(shí) |
C20 |
IC Physical Design |
介紹基于0.25um及以下工藝的數(shù)字IC設(shè)計(jì)流程和實(shí)現(xiàn)流程以及ASIC設(shè)計(jì)物理版圖方面設(shè)計(jì)的技巧和方法 |
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5天；
30學(xué)時(shí) |
C21 |
模擬集成電路設(shè)計(jì)(Analog IC Design) |
電路設(shè)計(jì)模型及設(shè)計(jì)技巧
復(fù)雜電路的特殊處理
高頻模擬電路的特殊設(shè)計(jì) |
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5天；
30學(xué)時(shí) |
C22 |
硬件仿真及仿真加速技術(shù)在超大規(guī)模集成電路設(shè)計(jì)中的應(yīng)用 |
硬件仿真及仿真加速技術(shù)在超大規(guī)模集成電路設(shè)計(jì)中的應(yīng)用 |
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5天；
30學(xué)時(shí) |
C23 |
基于SiGe BiCMOS 技術(shù)的射頻/混頻集成電路設(shè)計(jì)、制造及應(yīng)用 |
基于SiGe BiCMOS 技術(shù)的射頻/混頻
集成電路設(shè)計(jì)、制造及應(yīng)用 |
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5天；
30學(xué)時(shí) |
C24 |
32位RISC微處理器C*Core及其SOC設(shè)計(jì)培訓(xùn) |
32位RISC微處理器C*Core及其SOC設(shè)計(jì)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C25 |
IC設(shè)計(jì)驗(yàn)證的整體解決方案 |
IC設(shè)計(jì)驗(yàn)證的整體解決方案 |
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5天；
30學(xué)時(shí) |
C26 |
SOC芯片設(shè)計(jì)系列培訓(xùn)之DFT & Digital IC Testing |
SOC芯片設(shè)計(jì)系列培訓(xùn)之DFT & Digital IC Testing |
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5天；
30學(xué)時(shí) |
C27 |
Runtime IC設(shè)計(jì)流程與資源管理解決方案 |
Runtime IC設(shè)計(jì)流程與資源管理解決方案 |
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5天；
30學(xué)時(shí) |
C28 |
Synopsys物理綜合設(shè)計(jì)方法學(xué)和設(shè)計(jì)工具培訓(xùn)班 |
一、基于物理綜合的芯片實(shí)現(xiàn)方案介紹
二、新版物理綜合工具Physical Compiler介紹與使用技巧
三、基于Physical Compiler的設(shè)計(jì)流程演示 |
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5天；
30學(xué)時(shí) |
C29 |
集成信息和通訊系統(tǒng)的設(shè)計(jì)技術(shù)研究及其應(yīng)用培訓(xùn)班 |
集成信息和通訊系統(tǒng)的設(shè)計(jì)技術(shù)研究及其應(yīng)用培訓(xùn) |
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5天；
30學(xué)時(shí) |
C30 |
Galaxy設(shè)計(jì)平臺(tái)高級(jí)培訓(xùn)班 |
Galaxy設(shè)計(jì)平臺(tái)高級(jí)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C31 |
Magma NanoTech Symposium培訓(xùn)班 |
Magma NanoTech Symposium培訓(xùn) |
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5天；
30學(xué)時(shí) |
C32 |
智能傳感器SOC設(shè)計(jì)培訓(xùn)班 |
智能傳感器SOC設(shè)計(jì)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C33 |
0-in ABV ASIC驗(yàn)證方法學(xué)培訓(xùn)班 |
0-in ABV ASIC驗(yàn)證方法學(xué)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C34 |
大型RISC處理器設(shè)計(jì)培訓(xùn)班 |
大型RISC處理器設(shè)計(jì)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C35 |
ADC/DAC培訓(xùn)班 |
本課程講授數(shù)據(jù)轉(zhuǎn)換器的特性、結(jié)構(gòu)、組成單元、設(shè)計(jì)要點(diǎn)、校準(zhǔn)技術(shù)、低功耗設(shè)計(jì)技術(shù)以及設(shè)計(jì)實(shí)例等內(nèi)容，通過本課程的學(xué)習(xí)，可以基本掌握數(shù)據(jù)轉(zhuǎn)換器的設(shè)計(jì)原理、設(shè)計(jì)方法、關(guān)鍵電路設(shè)計(jì)點(diǎn)等，提高數(shù)據(jù)轉(zhuǎn)換器設(shè)計(jì)的一次成功率。 |
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5天；
30學(xué)時(shí) |
C36 |
RTL code與SOC關(guān)鍵技術(shù)培訓(xùn)班 |
“RTL code與SOC關(guān)鍵技術(shù)”課程為數(shù)字集成電路前端設(shè)計(jì)的專題進(jìn)階類課程，內(nèi)容包含SOC設(shè)計(jì)、RTL代碼風(fēng)格、RTL code與VLSI體系架構(gòu)、專題針對(duì)性LAB等內(nèi)容；并在此基礎(chǔ)上講授提高設(shè)計(jì)效率、電路調(diào)試技巧以及電路優(yōu)化等高級(jí)話題。幫助學(xué)員掌握基于SYNOPSY EDA TOOLS構(gòu)成的完整ASIC設(shè)計(jì)流程。通過本課程的學(xué)習(xí)，學(xué)員能夠熟悉典型數(shù)字SOC設(shè)計(jì)，RTL代碼風(fēng)格編寫，并具備中級(jí)以上的數(shù)字電路設(shè)計(jì)水平。 |
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5天；
30學(xué)時(shí) |
C37 |
數(shù)字集成電路前端多時(shí)鐘設(shè)計(jì)專題班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實(shí)現(xiàn)方案。通過本課程培訓(xùn)，學(xué)員可以掌握PLL的設(shè)計(jì)流程，并且能夠按照設(shè)計(jì)指標(biāo)要求，實(shí)現(xiàn)PLL的設(shè)計(jì)與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計(jì)方法以及提高性能的具體方案。 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C38 |
PLL設(shè)計(jì)實(shí)戰(zhàn)提高班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實(shí)現(xiàn)方案。通過本課程培訓(xùn)，學(xué)員可以掌握PLL的設(shè)計(jì)流程，并且能夠按照設(shè)計(jì)指標(biāo)要求，實(shí)現(xiàn)PLL的設(shè)計(jì)與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計(jì)方法以及提高性能的具體方案。 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C39 |
模擬高級(jí)培訓(xùn)班 |
模擬高級(jí)培訓(xùn) |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
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數(shù)字設(shè)計(jì)初、中級(jí)培訓(xùn)班 |
數(shù)字設(shè)計(jì)初、中級(jí)培訓(xùn) |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C40 |
數(shù)字設(shè)計(jì)高級(jí)培訓(xùn)班 |
本課程將向?qū)W生提供集成電路設(shè)計(jì)的理論與實(shí)例相結(jié)合的培養(yǎng)訓(xùn)練，講述包括電路設(shè)計(jì)與仿真、版圖設(shè)計(jì)和驗(yàn)證以及寄生參數(shù)提取的完整全定制集成電路設(shè)計(jì)流程以及CADENCE與IC制造廠商的工藝庫配合等內(nèi)容。通過系統(tǒng)的理論學(xué)習(xí)與上機(jī)實(shí)踐，學(xué)生可掌握集成電路設(shè)計(jì)流程以及各階段所使用的工具，并能進(jìn)行集成電路的設(shè)計(jì)工作。 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C41 |
數(shù)字IC前端設(shè)計(jì)高級(jí)培訓(xùn)班 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，授課內(nèi)容包括電路開發(fā)前期的系統(tǒng)定義、功能劃分、RTL代碼編寫技巧、驗(yàn)證平臺(tái)TestBench編寫技巧、電路仿真技巧、ASIC綜合技術(shù)、ASIC靜態(tài)時(shí)序分析技術(shù)、DFT設(shè)計(jì)等。學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，最終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C42 |
Synopsys 軟件培訓(xùn)班（上） |
本課程可幫助IC工程師進(jìn)一步全面系統(tǒng)地理解IC設(shè)計(jì)概念與方法。培訓(xùn)將采用Synopsys公司相關(guān)領(lǐng)域的培訓(xùn)教材，培訓(xùn)方式以講課和實(shí)驗(yàn)穿插進(jìn)行。Synopsys Formality;Synopsys Prime Time 1；Synopsys Prime Time 2；TetraMAX 1；TetraMAX 2: DSMTest ATPG |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C43 |
Synopsys 軟件培訓(xùn)班（下） |
DFT Compiler 1;HSPICE Essentials;HSPICE Advanced Topics;Design Compiler 1;Lynx Design System;Specman Elite Basics for Verification Environment Users |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C44 |
集成電路版圖設(shè)計(jì)師中、高級(jí)培訓(xùn)班 |
集成電路工藝制造;集成電路設(shè)計(jì)EDA軟件;芯片物理結(jié)構(gòu)分析;版圖編輯;邏輯分析;物理驗(yàn)證;芯片物理結(jié)構(gòu)分析;版圖編輯 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C45 |
CPU源代碼分析與芯片設(shè)計(jì)及Linux移植 |
全面系統(tǒng)地講解了CPU的芯片設(shè)計(jì)技術(shù)。書中詳細(xì)分析了開放源代碼32位RISC CPU（or1200）的源代碼、編譯器的移植、Linux操作系統(tǒng)的移植，介紹了CPU源代碼在FPGA上的實(shí)現(xiàn)方法，說明了CPU芯片的全定制設(shè)計(jì)方法。 |
2025年4月7日--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！) |
5天；
30學(xué)時(shí) |
C46 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計(jì)及加工過程中的應(yīng)用 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計(jì)及加工過程中的應(yīng)用 |
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5天；
30學(xué)時(shí) |
C47 |
SpringSof/tLaker模擬與混合信號(hào)版圖設(shè)計(jì)培訓(xùn) |
SpringSof/tLaker模擬與混合信號(hào)版圖設(shè)計(jì)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C48 |
先進(jìn)IC設(shè)計(jì)技術(shù)培訓(xùn)班 |
先進(jìn)IC設(shè)計(jì)技術(shù)培訓(xùn) |
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5天；
30學(xué)時(shí) |
C49 |
Cadence納米集成電路設(shè)計(jì)新技術(shù)培訓(xùn)班 |
Cadence納米集成電路設(shè)計(jì)新技術(shù)培訓(xùn)班 |
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30學(xué)時(shí) |
C50 |
集成電路設(shè)計(jì)驗(yàn)證與失效分析案例 |
集成電路設(shè)計(jì)驗(yàn)證與失效分析案例 |
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C51 |
IC版圖設(shè)計(jì)中EDA工具定制應(yīng)用 |
IC版圖設(shè)計(jì)中EDA工具定制應(yīng)用 |
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C52 |
IC 測(cè)試培訓(xùn)班 |
IC 測(cè)試培訓(xùn) |
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